三星規劃於2028年將High NA EUV導入DRAM量產，台積電則規劃從2030年用於先進製程。2026年9月8日公布的合作消息，讓這項次世代微影技術有了更明確的客戶導入時程。
但「設備能印出更細線路」與「晶圓廠能穩定量產」之間，仍需要光罩、材料與製程整合。ASML提供設備，三星與台積電把設備能力轉成可生產的晶片；這3家公司解決的問題並不相同。
3個重點先看
- 技術升級：High NA EUV透過更高數值孔徑提升成像解析度，讓部分精細圖案有機會以單次曝光完成，減少製程複雜度。
- 公司分工：ASML整合微影系統；三星此次公告聚焦DRAM；台積電側重先進邏輯製程與客戶晶片量產。
- 時程分開：High NA EUV可先使用現有光罩導入生產，更大尺寸光罩則是另一階段的產業共同開發計畫。
High NA EUV是什麼？與現有EUV差在哪？
High NA EUV是高數值孔徑極紫外光微影技術。微影的工作，是將光罩上的電路圖案投影到晶圓表面的感光材料，再透過後續製程形成結構。EUV使用反射式光學系統，High NA版本主要升級投影光學與相關機構。
NA代表數值孔徑，可理解為光學系統收集成像資訊的能力。在其他條件相近時，NA越高，越能分辨密集、細小的圖案。這次升級仍使用相同EUV波長，改善的重點是成像能力。
| 比較項目 | 現有EUV | High NA EUV |
|---|---|---|
| ASML產品系列 | NXE系列 | EXE系列 |
| 數值孔徑 | 0.33 | 0.55 |
| 光源波長 | 13.5奈米 | 13.5奈米 |
| 設備解析度 | 約13奈米 | 約8奈米 |
| 精細圖案製作 | 部分關鍵層需多重圖案化 | 部分圖案可改採單次曝光 |
| 現行光罩下的曝光範圍 | 全視場 | 半視場，大晶片須處理拼接問題 |
多重圖案化是把過於密集的設計拆成多個步驟完成，會增加光罩使用、製程時間與圖案對準的難度。若High NA EUV能在指定層以較少步驟達成品質要求，就有機會縮短製造週期；實際節省幅度仍取決於圖案、材料與良率。
想先掌握設備商的業務背景，可延伸閱讀ASML核心業務與EUV設備介紹。
ASML、三星、台積電分別做什麼？
ASML負責讓圖案印得出來，晶片製造商則負責讓整套製程做得穩定。微影完成後，仍須與蝕刻、薄膜沉積及量測等步驟配合，才能製作可工作的電路。以下按本次公告的角色整理相關公司。
| 公司 | 核心角色 | 本次合作重點 |
|---|---|---|
| ASML（ASML） | 微影設備與軟硬體系統供應商 | 提供High NA EUV平台，與產業共同推進大尺寸光罩及配套能力。 |
| 三星電子（005930） | 記憶體製造與晶圓代工業者 | 規劃導入先進DRAM，並參與新光罩技術及基礎設施開發。 |
| 台積電（2330） | 專業晶圓代工業者 | 規劃先進製程量產導入，並與ASML共同發起大尺寸光罩倡議。 |
ASML：整合光學、精密運動與成像控制
ASML的價值在於把光源、投影光學、晶圓與光罩載台，以及軟體控制整合成可運轉的微影系統。High NA採用不同方向縮小倍率不同的光學設計，現行曝光視場因此縮小，設備也需要更快的載台運動來維持生產效率。
三星：把高解析度轉成DRAM製程能力
三星同時擁有記憶體與晶圓代工業務，但此次明確揭露的導入目標是DRAM。其工程任務是把微影與記憶體結構、材料及良率要求整合，延續DRAM微縮。不能把這項公告直接解讀成三星所有邏輯製程同步採用。
台積電：整合先進製程與客戶設計需求
台積電需把設備能力轉成客戶可使用的製程與設計規則，再完成驗證及量產。公司預期，AI應用所需的電晶體架構日益複雜，將推升採用High NA EUV的層數；本次公告並未指定首個導入節點的名稱，不宜自行對應到特定製程代號。
High NA EUV何時量產？大尺寸光罩是另一條時程
截至本文更新日，三星與台積電本次公布的是未來量產導入計畫。另一方面，ASML與台積電共同推動光罩由6吋升級至12吋，目的是改善High NA平台製作大面積晶片時的效率與拼接限制。
| 目標時間 | 規劃事項 | 應如何理解 |
|---|---|---|
| 2028年 | 三星規劃導入DRAM大量生產 | 指記憶體製程的導入目標。 |
| 2030年起 | 台積電規劃用於先進節點大量生產 | 初期可使用現行尺寸光罩。 |
| 2031年 | 產業倡議目標建立大尺寸光罩試產線 | 屬新光罩生態系統開發里程碑。 |
| 2033年 | 目標具備支援先進節點生產的完整微影系統能力 | 指搭配新光罩的平台準備度。 |
這份時程呈現的是先導入High NA，再推進光罩平台升級的路徑，各項目仍須完成開發與驗證。光罩是承載電路圖案的模板，晶圓則是製作晶片的基材，因此光罩尺寸升級也不代表晶圓尺寸跟著改變。
現行High NA平台的半視場設計，讓大面積晶片可能需要將分開曝光的圖案精確接合。新光罩計畫希望降低這類拼接負擔，但它涉及光罩製造、檢測及設備配套，並非單純換上更大的模板就能完成。
核心應用在哪？AI邏輯晶片與DRAM各有需求
High NA EUV的主要應用，是先進邏輯與記憶體中的精細圖案製作。在AI及高效能運算晶片，需求涵蓋密集金屬線、接點與更複雜的布線。微影解析度提升，有助減少拆分圖案的步驟，也能提供更多設計彈性。
在DRAM，研究已涵蓋位元線周邊與儲存節點接觸墊等關鍵結構。這些區域需要在有限面積內形成密集且可靠的連接，改以較少曝光步驟完成，是High NA EUV對記憶體微縮的實際價值。
量產難題則集中在光阻、焦深與缺陷控制。更高NA會縮小可保持清晰成像的焦深範圍，促使光阻薄化；光阻變薄後，又必須確保圖案能順利轉移到下方材料，量測也要看得清楚。因此材料、蝕刻及檢測需要一起調整。
從成本角度推論，晶圓廠會比較減少的製程步驟，是否足以抵銷設備與配套投入。若機台可用率或良率不足，即使解析度更高，每顆合格晶片的成本仍可能偏高。這也是觀察技術落地時，不能只看設備交付數量的原因。
供應鏈研究可延伸至光罩、材料及設備零組件，但既有供應商身分不等於取得新平台訂單。可搭配台美ASML相關供應鏈介紹理解產業位置，再以公司揭露的認證、接單及出貨進度判讀，供投資人自行研判。
常見問題
Q1：設備解析度與製程的奈米名稱可以直接比較嗎？
不能直接比較。設備解析度描述特定成像條件下可分辨的圖案尺寸，製程節點則代表一整代技術。判讀微縮能力，還需看實際線距、結構、材料及整合結果，不能把兩種數字視為同一尺度。
Q2：High NA EUV導入後，舊款EUV會全面淘汰嗎？
不會因新技術導入就全面淘汰。同一顆晶片各層的精細程度不同，晶圓廠會依圖案需求與成本配置微影工具，沒有必要讓每一層都使用最高規格設備。
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