3DIC、CPO、PLP是什麼？三種先進封裝技術的差異與應用比較
台積電主導的3DIC先進封裝製造聯盟，成員數量在一年內從2025年的36家成長到2026年的45家；同一時間，日月光把2026年資本支出二度上修到105億美元，並開發出全球首條310mm×310mm面板級封裝自動化產線。3DIC、CPO、PLP這三個名詞，最近經常一起出現在AI晶片供應鏈新聞裡，但它們其實是三條完全不同的技術路線。
3DIC處理的是「怎麼把晶粒疊起來」，CPO處理的是「怎麼讓晶片之間傳輸更快更省電」，PLP處理的則是「怎麼用更大片的載板降低封裝成本」。三者常被放在同一句話裡討論，是因為都屬於先進封裝範疇、都是為了解決AI晶片算力瓶頸而生，但實際解決的問題並不相同，投資人容易把它們當成同一件事的不同名字。
3 個重點先看
- 重點 1：3DIC先進封裝製造聯盟一年內明顯擴大規模，反映垂直堆疊已是AI晶片主流封裝路線。
- 重點 2：台積電COUPE平台鎖定2026年進入首波量產，優先解決資料中心交換器的1.6Tbps光連接需求。
- 重點 3：日月光同步二度上修2026年資本支出，加碼面板級封裝與LEAP先進封裝產能。
一、3DIC是什麼？先進封裝的「向上疊」解法
AI晶片效能需求超越單一晶粒的物理極限，是3DIC存在的理由。台積電先進封裝技術暨服務副總經理何軍在SEMICON Taiwan 2026的3DIC全球高峰論壇上指出，AI封裝正從2.5D走向3D、甚至3.5D，整合的晶粒愈來愈昂貴，良率一旦掉一個百分點，攤到高單價的AI晶粒上都是相當可觀的經濟損失。
為了因應這個趨勢，台積電、日月光與設備材料廠商在2025年9月共同成立3DIC先進封裝製造聯盟（3DIC AMA），成立時已有超過34家成員；一年後，聯盟規模從2025年的36家成長到2026年的45家，新加入業者包括台灣應材與蔡司（ZEISS），既有成員如印能、均豪、均華等則擴大跨組參與。聯盟底下設有標準、封裝製程技術、量測檢測技術三大工作小組，2026年起還規劃把系統整合商納入，一起建立系統技術協同最佳化（STCO）平台。搭配3DIC發展，台積電的CoWoS先進封裝月產能也同步衝刺，市場估計將從2025年底約7萬片，擴大到2026年底逾12萬片（法人預估值，各方數字略有落差，區間約落在11.5萬至13萬片）。台積電相關布局可參考SoIC是什麼？台積電封裝技術與CoWoS差在哪的技術解析。
這代表3DIC已經從「技術可行」走到「要求規模量產」的階段，重點不再是能不能把晶粒疊起來，而是能不能用穩定良率把上百種設備自動化銜接起來；台積電規劃在2026年第4季無償釋出設備自動化關鍵規格，目標是把新進機台的自動化測試門檻拉高到90分以上。
二、CPO是什麼？台積電COUPE用光取代銅線
當AI運算走向百萬顆GPU等級的超大規模資料中心，晶片與交換器之間如果還靠傳統銅線傳輸訊號，會先撞上功耗與頻寬的物理天花板。CPO（Co-Packaged Optics，共同封裝光學）的做法，是把光學引擎模組跟運算晶片直接封裝在同一個載板上，縮短電訊號需要走的距離。
台積電的CPO平台名為COUPE，做法是把6奈米的電子積體電路（EIC）與65奈米的光子積體電路（PIC），透過SoIC-X先進封裝方式堆疊在一起——換句話說，COUPE本身就是靠3DIC的堆疊工藝才做得出來。COUPE技術分三階段推進：第一代規劃2025至2026年，鎖定OSFP連接器，傳輸速率1.6Tbps；第二代規劃2026至2028年，把COUPE整合進CoWoS封裝，速度拉高到6.4Tbps；第三代仍在研發，目標12.8Tbps並直接整合進處理器封裝內。台積電同時揭露，把光學轉換元件從電路板移進封裝基板（On-Substrate）後，COUPE可提供傳統銅線4倍的功耗效率，並把傳輸延遲降低達90%；搭載COUPE技術、全球首個200Gbps微環調變器（MRM）規劃2026年量產，位元誤差率低於1E-08。下游應用已有具體案例：博通2025年10月推出全球首款搭載CPO的Tomahawk6-Davisson交換器，單晶片交換容量達102.4Tbps，透過COUPE技術把光學互連的功耗降低約七成。更完整的概念股名單可參考2026矽光子商轉元年啟動，法人重壓這7檔CPO概念股。
這說明CPO在2026年的量產重心，還是集中在資料中心交換器這一段，離「光訊號直接打進GPU」還有距離；業界人士形容這是「終極夢想」，得等3D Fabric等先進封裝技術進一步成熟，才可能讓高頻寬記憶體、邏輯晶片與光學封裝真正疊在同一個架構裡。
三、PLP是什麼？「化圓為方」的封裝經濟學
傳統晶圓級封裝以直徑300mm的圓形晶圓做載板，圓形邊緣本來就會浪費掉一部分面積；當封裝載體愈做愈大、AI晶片需要的基板面積愈來愈可觀，業界開始把載板從「圓」改成「方」，這就是PLP（Panel Level Packaging，面板級封裝）想解決的成本問題。
日月光把PLP尺寸統一定在310mm×310mm，最近開發出全球首條同尺寸的PLP自動化產線，規劃2027年上半年投入量產（此前2025年中的規劃是先在當年底試量產、2026年送樣認證，時程隨技術複雜度而有調整）。除了日月光，力成、欣興電子等台廠早在2016至2018年間就投入PLP研發；面板廠群創也跨界切入封裝領域，試量產線月產能約1,000片，首期產能已被訂滿，正啟動第二期擴產，主要客戶包括恩智浦、意法半導體等IDM大廠。資金部分，日月光2026年資本支出已從年初的85億美元二度上修到105億美元，較2025年的53億美元大幅增加，新增資金一部分用於擴充LEAP先進封裝（含2.5D/3D與PLP）與晶圓測試產能。相關技術脈絡可參考CoPoS與SoIC封裝技術解析，台股有什麼概念股。
目前PLP的應用仍以電源管理IC（PMIC）等成熟製程、成本敏感的產品為主，因為線寬與線距精度還沒追上晶圓級封裝的水準；市場預期PLP要跨進AI GPU等高階2.5D封裝應用，最快也要等到2027至2028年之後，時間點比CPO與3DIC鎖定的AI晶片應用更晚一步。
四、3DIC、CPO、PLP解決的問題差在哪？
三項技術雖然都掛在「先進封裝」這個大傘下，但各自回應的物理限制不同，適合用一張表直接對照。
| 技術 | 核心問題 | 解決邏輯 | 代表平台 | 2026年進度 | 主要應用情境 |
|---|---|---|---|---|---|
| 3DIC | 單一晶粒效能碰到物理極限 | 多顆晶粒垂直堆疊，縮短互連距離 | 台積電SoIC | 聯盟成員45家；CoWoS月產能拚年底逾12萬片 | HBM堆疊、邏輯晶片疊邏輯晶片 |
| CPO | 晶片間高速傳輸的功耗與延遲逼近銅線極限 | 光學引擎與運算晶片封裝在一起，縮短電訊號路徑 | 台積電COUPE（6nm EIC＋65nm PIC） | 第一代1.6Tbps，規劃年內量產 | AI資料中心網路交換器 |
| PLP | 圓形晶圓基板利用率有限、大尺寸封裝成本偏高 | 封裝載體從圓形晶圓改成方形面板 | 日月光310mm×310mm自動化產線 | 全球首條自動化產線開出，規劃2027上半年量產 | PMIC等成熟製程，長期瞄準AI GPU |
三者不是互斥的競爭技術，反而經常疊在一起用——COUPE本身就是靠SoIC的3D堆疊工藝，才能把EIC與PIC封裝成CPO模組；PLP如果未來線寬精度提升，也有機會跟2.5D/3D封裝結合，形成台積電正在開發的CoPoS（Chip-on-Panel-on-Substrate）架構，把面板級的低成本跟晶粒堆疊的高效能兜在一起。對投資人來說，拆解一家公司做的到底是這三者中的哪一項、進度到哪個階段，會比只看「先進封裝」這個籠統標籤更有意義；相關個股與技術脈絡完整整理，可參考先進封裝是什麼？有哪些概念股一文。以上技術與時程規劃僅呈現目前公開資訊，實際投資決策仍應由投資人自行研判。
常見問題
Q1：3DIC和CoWoS是同一種技術嗎？
不完全一樣。 CoWoS是台積電以晶圓級中介層做2.5D封裝的技術，3DIC則泛指把多顆晶粒垂直堆疊、用更短互連路徑做系統整合的封裝型態；台積電目前把兩者搭配使用，讓CoWoS也具備SoIC式的3D堆疊能力，而不是用其中一個取代另一個。
Q2：PLP會取代台積電的CoWoS嗎？
短期內不會。 PLP現階段應用仍集中在PMIC等成熟製程產品，因為線寬與線距精度尚未追上晶圓級封裝；供應鏈人士預期PLP要跨入AI GPU等高階2.5D封裝應用，最快也要等到2027年之後，現階段角色比較像是分攤CoWoS產能壓力，而非直接取代。
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